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DRC方面问题

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在布局布线时会出现一些错误(例如:L/L;L/S;S/V等),其中L/L是允许存在这样的错误,其他的错误是不允许的。
问题是有没有办法隐藏L/L的错误提示。
就是在从多错误中不显示其中一种或多种的错误。就像是在很多网络的飞线中,我隐藏部分网络飞线,显示部分飞线类似功能!

LL怎么会是允许存在的呢!有些线与线之间间距太小是生产不出来的

可以关掉DRC显示的

可以关掉DRC显示的

这个怎么说呢!举个例子吧!
有一个元件,它pin和pin之间距离为16,可是我要求线间距为40.这样在画线的时候,与pin靠近的地方免不了会有L/L的错误。这个错误是允许它存在,因为你无法改变!

关了DRC,就关了所有,我只要关一部分!
当然可以改约束规则,我不想去改规则!

这种情况你不会画constraint area么?

这种情况你画一个constraint area 不就还了

没试过这种方式!不会画。我百度一下!

这个的话你就要给这两个pin周围做个局域框了,你是用cadence画的吗?哪个版本的?
constraint area画个框,规则设上去就OK了

我也有同样的问题待解决,怎么样关掉部分DRC,因为有些允许存在

论坛里有教你怎样添加和设置constraint area的帖子,搜搜看!

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